A Research of 2.5d/3d Ic Placement Approaches to Globally Optimize Wirelength and Routability for Multiple Dies

本計畫針對2.5D晶片中的擺置問題做深入探討。隨著晶片中的模塊數量急遽增加，模塊擺置已經成為實體設計很大的挑戰尤其是在3D晶片，我們首先提出第一個可以用來決定模塊在3D晶片的層數和合法位置的方法，使得晶片能獲得更好的效能和可繞度。接著，我們基於數學解析擺置模型提出了一個新的膨脹技術和考慮繞線擁擠度的模型，讓我們能在考量繞線擁擠度的前提下去優化邏輯閘在3D晶片內的擺置位置和元件層。最後，我們還提出第一個能同步去優化2.5D晶片數個晶片內部邏輯閘擺置位置的方法，讓擺置的結果可以以封裝的角度去優化所有晶片之間的實際線長和其在中介層上造成的擁擠度，藉以降低2.5D晶片成本和提升效能。