CHIP TESTING SYSTEM FOR ACCESSING MEMORY THROUGH SCAN CHAIN AND METHOD THEREOF

Chung-Ho Chen (Inventor)

Research output: Patent

Abstract

本發明係有關於一種以掃描鏈對記憶體存取之晶片測試系統及其方法,包括數值掃描模組、匯流排界面模組、時脈多工器與控制器;數值掃描模組包括至少一條以輸入晶片測試之工作頻率、測試資訊與輸出測試結果之第一掃描鏈、選擇工作頻率之掃描控制器,以及輸出控制訊號以傳遞測試資訊之閃頻觀測器;匯流排界面模組包括輸入工作頻率、測試資訊與輸出結果之第二掃描鏈;時脈多工器接收數值掃描模組或匯流排界面模組輸出之測試資訊;控制器接收測試資訊,並傳遞至記憶體,待目標元件抓取進行晶片電性測試;藉此,以簡化電性測試與良率驗證困難度。
Original languageEnglish
Patent numberI544224
Publication statusPublished - 1800

Cite this

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year = "1800",
language = "English",
type = "Patent",
note = "I544224",

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TY - PAT

T1 - CHIP TESTING SYSTEM FOR ACCESSING MEMORY THROUGH SCAN CHAIN AND METHOD THEREOF

AU - Chen, Chung-Ho

PY - 1800

Y1 - 1800

N2 - 本發明係有關於一種以掃描鏈對記憶體存取之晶片測試系統及其方法,包括數值掃描模組、匯流排界面模組、時脈多工器與控制器;數值掃描模組包括至少一條以輸入晶片測試之工作頻率、測試資訊與輸出測試結果之第一掃描鏈、選擇工作頻率之掃描控制器,以及輸出控制訊號以傳遞測試資訊之閃頻觀測器;匯流排界面模組包括輸入工作頻率、測試資訊與輸出結果之第二掃描鏈;時脈多工器接收數值掃描模組或匯流排界面模組輸出之測試資訊;控制器接收測試資訊,並傳遞至記憶體,待目標元件抓取進行晶片電性測試;藉此,以簡化電性測試與良率驗證困難度。

AB - 本發明係有關於一種以掃描鏈對記憶體存取之晶片測試系統及其方法,包括數值掃描模組、匯流排界面模組、時脈多工器與控制器;數值掃描模組包括至少一條以輸入晶片測試之工作頻率、測試資訊與輸出測試結果之第一掃描鏈、選擇工作頻率之掃描控制器,以及輸出控制訊號以傳遞測試資訊之閃頻觀測器;匯流排界面模組包括輸入工作頻率、測試資訊與輸出結果之第二掃描鏈;時脈多工器接收數值掃描模組或匯流排界面模組輸出之測試資訊;控制器接收測試資訊,並傳遞至記憶體,待目標元件抓取進行晶片電性測試;藉此,以簡化電性測試與良率驗證困難度。

M3 - Patent

M1 - I544224

ER -