以共濺鍍製備氧化矽鋯介電層及其於氧化銦鎵鋅薄膜電晶體之應用研究

Abstract

本論文以共濺鍍方式混合二氧化鋯與二氧化矽製備氧化矽鋯介電薄膜，探討不同沉積?率比例之材料特性，並應用於氧化銦鎵鋅薄膜電晶體以改善元件特性。 本研究主要分為兩個部分，第一部分為二氧化鋯與二氧化矽介電層之堆疊結構並應用於氧化銦鎵鋅薄膜電晶體，探究不同介電層界面品質於元件特性之影響；第二部分以共濺鍍製程技術結合二氧化鋯與二氧化矽製備氧化矽鋯介電層，藉調變沉積?率比例調整材料組成與特性，並進一步分析其應用於氧化銦鎵鋅薄膜電晶體之電特性。此外，為進一步提升元件特性，本論文亦討論以共濺鍍製程技術製備之氧化矽鋯介電層於經沉積後退火製程後，此薄膜之材料特性變化及其應用於元件上之電特性影響。 於第一部分研究中，旨在利用二氧化鋯與二氧化矽不同閘極介電層堆疊結構應用於氧化銦鎵鋅薄膜電晶體。藉由實驗結果得知，二氧化矽與氧化銦鎵鋅有較優異的界面品質與較少的界面缺陷，而堆疊介電層結構之沉積後退火亦對元件特性與遲滯效應有所改善。 於第二部分研究中，經由氧化矽鋯薄膜物性分析得知，摻入矽元素於二氧化鋯薄膜中可有效抑制二氧化鋯結晶形成，使氧化矽鋯有較平坦之薄膜表面。實驗結果顯示，經600 oC退火後亦維持非晶型態，且無擴散現象發生。而經由電特性分析得知，藉由調變二氧化矽之沉積?率，氧化矽鋯薄膜介電常數可獲得28 1至7 9範圍之調變，同時於相同等效氧化層厚度下亦有較低之漏電流。 氧化矽鋯介電層之氧化銦鎵鋅薄膜電晶體部分，由實驗結果顯示，摻入適量矽元素之氧化矽鋯有助於介電層與氧化銦鎵鋅間界面品質的改善，而過量之矽元素反而造成界面缺陷增加，將對於元件特性與遲滯效應造成負面影響。其中以矽與鋯比例為0 85與0 15之氧化矽鋯應用於IGZO-TFT時，可獲得最佳之電晶體特性。其元件電流開關比為1 24×108、次臨界?幅為81 mV/dec、載子遷移率為51 70 cm2/V?s、界面缺陷密度為7 05×1011 cm-2eV-1與遲滯效應之臨界電壓偏移為0 03 V。此一實驗結果已初步符合本論文於降低關閉電流、提升開關比、改善次臨限?幅與降低界面缺陷之標的。 本論文成?於低溫環境下以共濺鍍製備氧化矽鋯閘極介電層並應用及改善氧化銦鎵鋅薄膜電晶體之界面品質與閘極控制能力。此氧化矽鋯薄膜可廣泛應用於各類低溫製程限制之基板，如玻璃基板和軟性塑膠基板，於未來顯示技術與軟性電子產品的應用深具潛力。

Date of Award	2016 Aug 2
Original language	Chinese
Supervisor	Shui-Jinn Wang (Supervisor)