具低ESR電容之低壓?調節器的設計方法與優化

Abstract

本論文提出應用於具低ESR電容之低壓降調節器的由上至下設計方法，結合系統行為建模、系統層級設計與電路優化技術於一完整流程。 首先，系統行為模型採納Verilog-A類比硬體描述語言與電晶體元件模型結合成一混合層級系統模型，提供了具低ESR電容低壓降調節器之重要特性的正確行為建模。第二，應用所提出之混合層級模型，透過提出之系統層級設計流程可將系統效能參數分離，幫助設計者權衡設計考量，減少設計反覆的發生。第三，應用於低壓降調節器中誤差放大器設計的gm/ID技術將被提出，在達成目標規格的同時減少電流消耗。 所提出之設計方法將應用在輸入電壓3 3V、輸出電壓2 8V以及最大輸出電流100mA之設計範例，系統穩定性在0mΩ至30mΩ的電容ESR範圍得到確保。此外，由於導通元件設計對於低壓降調節器相當重要，本論文亦探討飽和區與線性區的導通元件設計之差異，因此針對同一目標規格的兩個設計範例將被實作與驗證。模擬結果顯示所提出之設計方法能有效實現規格導向的流程，除了加速開發與除錯，並且調節器效能得到優化。

Date of Award	2014 Nov 14
Original language	Chinese
Supervisor	Chien-Hung Tsai (Supervisor)