基於動態規劃演算法且以可繞度為導向之電源網路規劃方法

Abstract

在積體電路(IC)設計流程當中，電源網路規劃(Powerplanning)是實體設計(Physical Design)中非常重要的步驟。但是隨著半導體產業製程技術的進步，積體電路中的電晶體元件大幅增加，導致元件之間的連線關係更為複雜，使得繞線難度大幅度提高，故在電源網路規劃時必須考慮積體電路可繞度(Routability)的議題。目前工業界的做法大多是透過經驗豐富的工程師利用設計自動化工具手動完成電源網路規劃，為了滿足電壓下降(IR-Drop)的限制，往往會使用大量的金屬線佈滿整個晶片，如此的做法會讓電源網路使用過多不必要的繞線面積且佔用?多繞線資源，因而增加設計成本。倘若做到繞線階段發現有不可繞的區域，才會斟酌對電源網路線段做刪減，然而此做法則相當耗費實體設計的時間。過去的學術研究當中，有關於電源網路規劃的研究，多半是調整電源網路線段的粗細來滿足電壓下降的限制，鮮少提及有關可繞度的議題。不同於以往的研究，本論文使用一個可以估計電源網路金屬層面積的等效電路模型來滿足電壓下降的限制，再使用適當的線寬讓電源網路線段佔據較少的繞線資源；本論文亦考量繞線擁擠程度，並使用動態規劃(Dynamic Programming)的演算法去決定每一條電源線段的?放位置，使整體設計具有良好的可繞度。實驗結果顯示，本論文的方法不僅可以滿足電壓下降的限制，並且使用較少的繞線資源，進而提高繞線階段的可繞度。

Date of Award	2015 Aug 21
Original language	Chinese
Supervisor	Jai-Ming Lin (Supervisor)