平行多核處理器架構之研究與實現

Abstract

本論文主要針對平行多核處理器架構研究，首先分析由SystemVerilog所建立的多層級計算架構(Multi-Level Computing Architecture MLCA)，深入了解上層任務層級平行的控制處理器(Control Processor CP)執行行為後，設計下層處理器單元(Processing Unit PU)與周邊記憶體，實現MLCA平行多核架構； MLCA上層CP負責在執行時分析及記錄任務之間的相依關係，將就緒的任務分配給底層PUs平行執行並將執行結果回傳給CP記錄。 接著了解以C++及Python語言撰寫而成的 GEM5模擬器的模擬系統配置方式，根據使用者的需求快速、精確且高彈性地模擬出目標平台，本論文研究了指令層級平行的ARM亂序執行處理器(out-of-order CPU O3CPU)的執行行為並透過GEM5模擬器實現具L1、L2快取階層的ARM O3CPU多處理器架構。 在不同平行多核處理器架構下測試不同的多執行緒測試程式與多任務測試程式，由程式的指令組成來分析在整個系統中發生效能瓶頸可能的原因，並針對問題點做對應的敏感資源配置調整達到執行程式的優化； 最後比較指令層級處理器/任務層級處理器差異、比較執行緒層級GEM5多處理器架構/MLCA任務層級多處理器架構間的差異。

Date of Award	2016 Aug 16
Original language	Chinese
Supervisor	Jer-Min Jou (Supervisor)