氧化鋅錫薄膜電晶體電子傳輸機制研究及其於電荷擷取記憶體之應用

Abstract

本研究論文以溶液法製備氧化鋅錫(zinc-tin oxide ; ZTO)作為主動層之薄膜電晶體(thin film transistor ; TFT)，分別探討超薄主動層內部的微觀電子傳導機制以及閘極漏電流(gate-leakage current)發生的成因；最後，將元件製作成薄膜電晶體型電荷擷取式記憶體(TFT charge trapping memory)，並研究寫入與抹除特性。全文分為三大部分: 主題一探討閘極漏電流通過結構為p+-Si(閘極)/SiO2(介電層)/ZTO(主動層)/Al(源極/汲極)的底部閘極式TFT的傳輸機制。結果發現當主動層與介電層的面積比大於27 %時，電子可以通過100 nm厚的SiO2介電層形成閘極漏電流；相對的，當面積比小於1 %時，閘極漏電流便可以有效的降低。造成漏電流發生的主因是ZTO與SiO2界面會產生界面電偶極(interface dipole)，因而減少了主動層與介電層(SiO2/ZTO)的導電帶能差(conduction band offset)，使Fowler–Nordheim 穿隧的機率上升，電子便可以順利通過SiO2。最後，閘極漏電流對於TFT操作的影響將被詳細的探討。 主題二探討溶液法製備的超薄主動層ZTO 薄膜電晶體的電子傳輸機制，量測方法是在固定溫度區間下由310 K降溫至77K量測ID-VG轉移曲線圖(transfer curve)。當環境溫度降低時，ID-VG轉移曲線會隨著溫度下降往的正閘極電壓方向偏移。ZTO中的導電機制與局域尾態(localized tail states)分布分別由兩個方式進行探討，1 根據二維Mott變程跳躍(variable range hopping ; VRH)理論進行汲極電流對應不同溫度(log ID vs T-1/3)曲線進行線性擬合。2 透過捕捉電荷密度的統計來估算局域尾態密度的變化。由2D Mott VRH理論線性擬合的結果發現ZTO薄膜的導電機制符合變程跳躍模型。由理論計算出的導帶底部能態密度為4 75×1020 cm-3eV-1。在ZTO中的高局域尾態密度是導致電子在室溫下呈現跳躍傳輸的重要因素。 主題三為製作薄膜電晶體型電荷擷取式記憶體，其元件疊層材料分別為p+ -Si(閘極)/SiO2(電荷阻隔層(blocking layer))/ Ni 奈米晶粒電荷擷取層(charge trapping layer)/ Al2O3電荷穿隧層(tunneling layer)/ZTO(主動層)/Al(源極/汲極)。元件可以透過施加閘極正偏壓40 V持續時間1秒的動作進行寫入(program)，此時，元件的臨界電壓會由初始位置往正閘極偏壓方向偏移約7 V，然而，此元件無法透過單純施加閘極負偏壓的方式使元件抹除(erase)，必須要在施加負偏壓的同時施予照射白光的動作，才能讓元件有效地回復到初始狀態。由元件經由照光後的次臨界斜率(subthreshold swing；S S )變化，可以得知光激發的帶電氧空缺會遷移至在Al2O3與ZTO的界面，而這個過程便可使被Ni電荷擷取層被捕獲的電子釋放出來，藉此達到抹除的目的。此主題將針對光電耦合抹除的特性進行詳細的探討與印證。

Date of Award	2018 Aug 14
Original language	Chinese
Supervisor	Jen-Sue Chen (Supervisor)