電子系統層級之除錯系統設計與例外處理程序架構實現於CASLab-GPU

Translated title of the thesis: Debug System for ESL Design and Trap Handler Architecture on CASLAB-GPU
  • 金 育涵

Student thesis: Master's Thesis

Abstract

現今晶片系統設計,隨著技術與製程提升變得日益複雜、開發耗時,而提出了ESL設計方案。在開發階段進行軟硬體協同模擬,讓開發者在初期平台上測試軟體,與硬體架構設計並行處理,提高效率。然而不論是軟、硬體開發者,在測試與驗證的過程中,若平台上沒有一個良好的除錯環境協助開發,將拖延開發時程,違背ESL設計理念。因此在開發前期的模擬平台上實現一個有效率的除錯系統是必要的。 除錯系統可分為兩塊子系統,一個是軟體除錯工具,另一個是硬體支援除錯?能。過去的除錯系統設計,多半於軟硬體協同模擬平台,針對?能、架構完整的CPU硬體進行建置;但若是開發階段中的繪圖處理器(GPU)架構上設置除錯系統,將面對兩個問題。第一為過去的除錯系統是針對CPU設計,不論是軟體除錯工具或硬體除錯模組,皆無法直接移植、沿用;第二個挑戰是在硬體架構尚未定案的平台上,同時開發、驗證硬體除錯模組,將面臨設計效率不佳,以及難以驗證其除錯?能。 本論文針對上述兩個問題提出了改良與新的解決方案,首先是軟體除錯工具,以GDB擴展?能,採用遠端除錯模式支援GPU除錯。其次是提出了利用SystemC內核模擬機制,以軟體技術取代硬體除錯模組實作,加速在ESL設計初期建置除錯系統。最後是在GPU硬體架構中,同步開發硬體除錯模組,使GPU具備執行例外狀況程序的能力,並在開發後期能銜接初期的除錯系統方案,讓GPU模擬平台在前後期開發,都能具備一套有效率的除錯系統。
Date of Award2018 Aug 27
Original languageChinese
SupervisorChung-Ho Chen (Supervisor)

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