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張 順志

Professor

  • 2216 引文
  • 21 h-指數
19972020

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個人檔案

學歷

  • 2002 國立交通大學電子研究所博士

研究專長

  • 電腦輔助積體電路設計
  • 混合信號積體電路設計、測試與可測試設計

經歷

  • 2002年10月~2003年1月 工研院系統晶片中心工程師
  • 2003年2月~2008年7月 國立成功大學電機系助理教授
  • 2008年8月~2011年7月 國立成功大學電機系副教授
  • 2009年1月~2012年12月 國際電機電子工程師學會 固態電路學會台南支會主席
  • 2011年8月~2014年7月 國立成功大學電機工廠主任
  • 2011年8月~迄今 國立成功大學電機系教授

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  • 8 類似的個人檔案

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專案

具高安全性且低耗能之物聯網晶片電路及系統之分析、設計及實作-子計畫三：應用於高安全性且低耗能物聯網系統的類比至數位轉換器之研製(2/2)

Chang, S.

19-05-01 → 20-04-30

研究計畫: Research project

應用於物聯網系統之感測器與類比至數位轉換器之研製

Chang, S.

17-08-01 → 18-07-31

研究計畫: Research project

具高安全性且易於整合的車用類比至數位轉換器之研製

Chang, S.

17-08-01 → 18-07-31

研究計畫: Research project

具高安全性且易於整合的車用類比至數位轉換器之研製

Chang, S.

16-08-01 → 17-07-31

研究計畫: Research project

考量三維晶片平面規畫與除錯之低功耗動態調整電壓與頻率之設計方法-子計畫三：應用於三維晶片之溫度感測與時脈電路設計技術研發

Chang, S.

15-08-01 → 16-07-31

研究計畫: Research project

研究成果

Detection System for Capacitive Plantar Pressure Monitoring

Tsai, T. M., Lee, S. Y. & Chang, S. J., 2020 一月 1, 於 : IEEE Access. 8, p. 42633-42655 23 p., 9016197.

研究成果: Article

開啟存取

    • A 10-bit 1-GS/s 2x-interleaved timing-skew calibration free SAR ADC

    Hu, H. J., Cheng, Y. S. & Chang, S. J., 2019 一月 1, 2019 IEEE International Symposium on Circuits and Systems, ISCAS 2019 - Proceedings. Institute of Electrical and Electronics Engineers Inc., 8702455. (Proceedings - IEEE International Symposium on Circuits and Systems; 卷 2019-May).

    研究成果: Conference contribution

    • A 2-GS/s 8b flash-SAR time-interleaved ADC with background offset calibration

    Cheng, Y. S., Hu, H. J. & Chang, S. J., 2019 一月 1, 2019 IEEE International Symposium on Circuits and Systems, ISCAS 2019 - Proceedings. Institute of Electrical and Electronics Engineers Inc., 8702543. (Proceedings - IEEE International Symposium on Circuits and Systems; 卷 2019-May).

    研究成果: Conference contribution

    • A 11-bit 35-MS/s wide input range SAR ADC in 180-nm CMOS process

    Luo, W. C., Chang, S. J., Huang, C. P. & Wu, H. S., 2018 六月 5, 2018 International Symposium on VLSI Design, Automation and Test, VLSI-DAT 2018. Institute of Electrical and Electronics Engineers Inc., p. 1-4 4 p. (2018 International Symposium on VLSI Design, Automation and Test, VLSI-DAT 2018).

    研究成果: Conference contribution

    • A 12-b 40-MS/s Calibration-Free SAR ADC

    Hsu, C. W., Chang, S. J., Huang, C. P., Chang, L. J., Shyu, Y. T., Hou, C. H., Tseng, H. A., Kung, C. Y. & Hu, H. J., 2018 三月, 於 : IEEE Transactions on Circuits and Systems I: Regular Papers. 65, 3, p. 881-890 10 p.

    研究成果: Article

    • 8 引文 斯高帕斯（Scopus）

    論文

    A 0 5-to-3 0 Gb/s Dual Edge Sampling Delay-Locked Loop Based Clock and Data Recovery Circuit

    作者: 繼仁, 吳., 2014 八月 20

    監督員: Chang, S. (Supervisor)

    學生論文: Master's Thesis

    A 0 5-to-5 Gbps Continuous Rate Clock and Data Recovery Circuit with Bi-directional Frequency Detection

    作者: 彥錡, 陳., 2014 三月 7

    監督員: Chang, S. (Supervisor)

    學生論文: Master's Thesis

    A 10-bit 120-MS/s SAR ADC with Compact Architecture and Noise Suppression Technique

    作者: 哲勳, 郭., 2014 八月 22

    監督員: Chang, S. (Supervisor)

    學生論文: Master's Thesis

    A 10-bit 300-MS/s Successive-Approximation Analog-to-Digital Converter with a Pre-amplifier-only Comparator

    作者: 恩澤, 寸., 2019

    監督員: Chang, S. (Supervisor)

    學生論文: Master's Thesis

    A 10-bit 600-MS/s 2x-Interleaved Timing-Skew Insensitive Successive-Approximation Analog-to-Digital Converter

    作者: 桓睿, 胡., 2019

    監督員: Chang, S. (Supervisor)

    學生論文: Master's Thesis