以可繞度為導向且能避開障礙物之巨集電路?置方法

  • 徐 宗煒

學生論文: Master's Thesis

摘要

隨著製程技術的不斷進步,單一晶片中所包含的電晶體數越來越多,為了降低其設計的複雜度,經常使用矽智財(Intellectual Property)電路,現今的系統級單晶片(System-on-Chip)經常有些矽智財電路,其中包含類比模組、嵌入式記憶體等,甚至現今的晶片中常有些預?置的模組(Macro),這些模組的位置已經固定在晶片中,使得原本晶片的可?置的範圍變成了不規則的形狀,此外?置(Placement)的問題存在著預?置模組和大型模組,大幅提高混合尺寸?置的複雜度。 過去的文獻中針對混合型晶片針對模組?置並沒有一個快速且有效的方法,因此本篇論文中使用三階段的?置方式,其中包括:全域?置雛形、模組電路?置、標準邏輯閘?置,最後再由電子設計自動化軟體(IC Compiler)進行繞線,得到確切的總繞線長度。執行全域?置前,為了降低設計的複雜度,簡化下階段全域?置的計算,採用粗化(Coarsening)的技巧,使全域減少?置元件的數量;全域?置時使用數學最佳化的分析方式將所有的模塊均勻地散佈出去,並且散佈的同時考慮總線長、預?置的模組、可繞度;接著模組?置使用遞迴切割的技巧將模組更均勻的分散到晶片四周;最後合法化模組時採用列舉包裝法(Enumerative Packing)和模擬退火法(Simulate Anneal)找到模組確切的位置,將?置結果由電子設計自動化軟體進行標準邏輯閘?置和繞線。實驗結果證實,我們的演算法不但能夠快速且有效的決定模組位置,且能接近實際業界的?置結果。
獎項日期2015 八月 24
原文???core.languages.zh_ZH???
監督員Jai-Ming Lin (Supervisor)

引用此

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